0 Ставка
Мој налог
Телефон: (011) 7541-421, 3409-301, 3409-335, 6547-293, 3409-310
E-mail: Продаја стандарда: prodaja@iss.rs Семинари, обуке: iss-edukacija@iss.rs Информације о стандардима: infocentar@iss.rs
Стевана Бракуса 2, 11030 Београд
Главни мени

IEC TR 62856:2013 ED1

Documentation on design automation subjects - The Bird's-eye View of Design Languages (BVDL)
7. 8. 2013.

Опште информације

60.60     7. 8. 2013.

IEC

TC 91

Технички извештај

25.040.01     35.240.50  

енглески   француски  

Куповина

Објављен

Језик на коме желите да примите документ.

Апстракт

IEC/TR 62856:2013 describes features for existing design languages, as well as for enhancing and newly developing design languages belonging to the defined design processes of System on a chip (SoC) which ranges from system level design, SoC design implementation and verification, IP block creation and analog block design down to interface data preparation for manufacturing. Thirty-three design languages have been chosen and each feature of their latest version as of March 2011 is reflected in this report:
UML, Esterel, Rosetta, SystemC, SystemC-AMS, IBIS, CITI, TouchStone, BSDL, System Verilog, VHDL, Verilog HDL, UPF, CPF, e language, PSL, FSDB, SDC, DEF, Open Access, SDF, GDS II, OASIS, STIL, WGL, Verilog-A, Verilog-AMS, SPICE, VHDL-AMS, LEF, Liberty, CDL and IP-XACT.

Животни циклус

ТРЕНУТНО

ОБЈАВЉЕН
IEC TR 62856:2013 ED1
60.60 Стандард објављен
7. 8. 2013.